AI dan Sirkuit Analog: Mengatasi Batasan Hardware untuk Kecerdasan Buatan yang Lebih Cepat

      Kebutuhan komputasi yang terus meningkat dari sistem kecerdasan buatan (AI) modern telah menyoroti keterbatasan mendasar dari arsitektur von Neumann, model komputasi tradisional di mana unit memori dan pemrosesan terpisah secara fisik. Pergerakan data yang konstan antara memori dan mesin komputasi menciptakan kemacetan energi dan latensi yang dominan, membatasi kinerja dan skalabilitas. Untuk mengatasi hal ini, muncullah Komputasi Analog Dalam Memori (Analog In-Memory Computing/AIMC) sebagai alternatif yang menarik.

      AIMC mengintegrasikan fungsi komputasi langsung ke dalam susunan memori itu sendiri, secara fisik mewujudkan model jaringan saraf ideal secara perkiraan. Dalam pendekatan ini, operasi perkalian vektor-matriks (vector-matrix multiplier/VMM), yang merupakan inti dari banyak tugas AI, diimplementasikan langsung dalam susunan AIMC. Bobot jaringan saraf disimpan secara fisik, memanfaatkan sifat fisika perangkat dan sirkuit. Metode ini secara signifikan mengurangi pergerakan data, memaksimalkan paralelisme karena semua operasi perkalian dan akumulasi (multiply-and-accumulate/MAC) dilakukan secara bersamaan, dan memungkinkan peningkatan efisiensi energi yang relevan untuk tugas inferensi AI. Namun, implementasi fisik ini sering kali memiliki ketidakidealan.

Tantangan Ketidakidealan Hardware Analog

      Hardware analog, secara inheren, akan menyimpang dari model perangkat lunak yang diidealkan. Berbagai faktor seperti variabilitas tingkat perangkat, kopling parasitik (interferensi antara komponen yang berdekatan), penurunan tegangan interkoneksi, dan keterbatasan presisi dalam konverter digital-ke-analog (DAC) dan analog-ke-digital (ADC) dapat memperkenalkan perbedaan signifikan. Selain itu, kesalahan pemrograman stokastik dan efek yang bergantung pada waktu, seperti pergeseran konduktansi, semakin memperburuk penyimpangan dari perilaku ideal.

      Akibatnya, penyebaran langsung bobot yang dilatih perangkat lunak ke hardware analog sering kali menyebabkan degradasi akurasi inferensi. Upaya untuk mengurangi ketidakidealan ini melalui kalibrasi ekstensif dan desain analog konservatif biasanya datang dengan biaya energi, area, dan overhead desain yang signifikan. Metode ini mengharuskan insinyur untuk membuat sirkuit yang lebih besar, menggunakan lebih banyak daya, atau menghabiskan waktu berharga untuk menyetel setiap komponen agar berfungsi sempurna. Ini adalah pendekatan yang mahal dan tidak efisien dalam jangka panjang.

Inovasi Pelatihan Model Berbasis Hardware (Hardware-Aware Training)

      Daripada mencoba membuat hardware yang sempurna, sebuah pendekatan yang jauh lebih skalabel dan efisien sumber daya adalah melalui pelatihan model yang berorientasi hardware (hardware-aware/HWA). Setelah pelatihan awal model perangkat lunak yang ideal, jaringan saraf dilatih kembali menggunakan model propagasi maju HWA. Model HWA ini secara eksplisit mencakup efek ketidakidealan hardware, memungkinkan jaringan saraf untuk "belajar" bagaimana mengkompensasi ketidaksempurnaan perangkat dan sirkuit yang ada di silikon.

      Pendekatan ini telah terbukti efektif di beberapa platform AIMC. Dengan memasukkan model HWA ke dalam proses pelatihan, sistem dapat menyesuaikan bobotnya sedemikian rupa sehingga, bahkan ketika diterapkan pada hardware yang tidak sempurna, kinerja inferensi tetap sesuai dengan model perangkat lunak ideal. Ini menjadi kunci untuk membangun chip AI yang lebih tangguh dan hemat biaya.

Mendalami Komputasi Analog Berbasis Domain Waktu

      Model HWA yang ada saat ini sering kali mengasumsikan bahwa operasi MAC dilakukan dalam satu langkah analog tunggal. Namun, dalam komputasi analog berbasis domain waktu (time-domain/TD), input dikodekan sebagai pulsa dengan lebar variabel, dan operasi MAC fisik secara intrinsik dieksekusi seiring berjalannya waktu. Hal ini memperkenalkan tantangan unik: ketidakidealan menjadi bergantung pada waktu dan input. Dengan kata lain, parameter bobot efektif yang diterapkan selama satu operasi VMM bergantung pada struktur temporal dari vektor input itu sendiri.

      Distorsi yang bergantung pada input ini secara fundamental melanggar abstraksi standar yang digunakan dalam alat HWA saat ini, sehingga tidak dimodelkan dalam pendekatan state-of-the-art. Pemodelan distorsi yang bergantung pada waktu menjadi sangat relevan untuk akselerator TD berdasarkan sel memori floating-gate (FG). Sel memori floating-gate ini, mirip dengan memori flash, rentan terhadap interferensi elektrostatik dan crosstalk (gangguan antara sinyal). Fenomena parasitik ini secara langsung mengubah tegangan instan, menghasilkan distorsi nonlinier yang bergantung pada pola input. Untuk mengatasi ini, penelitian yang diterbitkan di arXiv mengusulkan model HWA yang memahami fisika ini, termasuk mekanisme nonlinier yang bergantung pada waktu, sehingga memungkinkan peningkatan substansial dalam operasi jaringan saraf analog hardware.

Wawasan dan Hasil Utama dari Penelitian

      Penelitian ini mempresentasikan model HWA yang diinformasikan secara fisika untuk VMM domain waktu yang diimplementasikan dengan sel memori floating-gate transistor tunggal. Model ini secara eksplisit memperhitungkan dua ketidakidealan dominan: crosstalk kapasitif dan penurunan tegangan bit-line. Ini memungkinkan integrasi yang mulus dengan alur kerja pembelajaran mendalam modern. Model tersebut mendiskritisasi setiap operasi ke dalam slot waktu adaptif, memproses pola aktivasi secara paralel, dan mengakumulasikan kontribusi mereka untuk memprediksi output VMM yang efektif.

      Menggunakan pengukuran dari susunan silikon 16x16, para peneliti mengkalibrasi model dan menunjukkan bahwa crosstalk sangat bergantung pada tata letak dan sering kali dominan. Mereka juga memperkenalkan prosedur ekstraksi bobot yang ditingkatkan, yang menggandakan rasio sinyal-terhadap-kesalahan dibandingkan dengan model VMM ideal. Hasil terpenting adalah bahwa dengan melatih jaringan saraf analog berbasis silikon menggunakan model hardware-aware dalam forward pass selama pelatihan, mereka dapat memulihkan akurasi inferensi jaringan perangkat lunak ideal di tiga arsitektur: MLP kustom pada MNIST resolusi rendah, LeNet-5 pada MNIST, dan CNN gaya VGG pada CIFAR-10. Ini menunjukkan kemampuan sistem untuk mempertahankan kinerja AI puncak bahkan dengan hardware yang memiliki ketidaksempurnaan signifikan.

Dampak Bisnis dan Masa Depan AI Berbasis Hardware

      Penelitian ini menyoroti pergeseran paradigma dalam desain chip AI, beralih dari mengejar hardware yang sempurna dan mahal ke mengembangkan algoritma pelatihan yang cerdas yang dapat mengkompensasi ketidakidealan fisik. Dampak bisnisnya sangat besar:

• Efisiensi Energi dan Skalabilitas: Dengan meminimalkan pergerakan data dan melakukan komputasi secara paralel, akselerator AIMC yang dioptimalkan HWA dapat menghasilkan AI yang jauh lebih hemat energi dan skalabel.
• Pengurangan Biaya: Menghilangkan kebutuhan akan kalibrasi ekstensif dan desain analog konservatif secara signifikan mengurangi biaya pengembangan dan produksi chip AI.
• Kinerja yang Andal: Kemampuan untuk sepenuhnya memulihkan akurasi inferensi model jaringan ideal, bahkan di hadapan ketidakidealan hardware yang signifikan, memastikan bahwa solusi AI berbasis hardware dapat memberikan kinerja yang dapat diandalkan dalam aplikasi dunia nyata.
• Alur Kerja Desain-ke-Penyebaran yang Lengkap: Membangun alur kerja yang komprehensif untuk chip neuromorfik analog domain waktu dari desain hingga penyebaran.

      Bagi perusahaan seperti ARSA Technology, yang telah berpengalaman sejak 2018 dalam menyediakan solusi AI & IoT praktis dan adaptif, kemajuan dalam desain hardware seperti ini sangat relevan. Teknologi yang memungkinkan jaringan saraf berjalan lebih efisien di edge, seperti yang didukung oleh ARSA AI Box Series untuk analitik video, dapat meningkatkan kinerja dan mengurangi konsumsi daya. Demikian pula, sistem AI Video Analytics yang digunakan ARSA untuk berbagai industri akan mendapatkan manfaat besar dari hardware dasar yang lebih efisien dan akurat, memungkinkan analisis real-time yang lebih cepat dan wawasan yang lebih dalam. Penelitian ini membuka jalan bagi generasi baru chip AI yang lebih kuat, hemat energi, dan praktis, mendorong transformasi digital di berbagai sektor.

      Jika Anda tertarik untuk mendiskusikan bagaimana solusi AI & IoT yang inovatif dapat meningkatkan efisiensi operasional dan keamanan bisnis Anda, jangan ragu untuk menghubungi tim ARSA untuk konsultasi gratis.

      Source: Filippeschi, G., Brazzini, M., Mosquera, C., Lanuzza, M., Catania, A., Strangio, S., & Iannaccone, G. (2025). Hardware-Aware Model Design and Training of Silicon-based Analog Neural Networks. arXiv preprint arXiv:2601.19905. https://arxiv.org/abs/2601.19905